THIẾT KẾ VI MẠCH TÍCH HỢP TRÊN TESTCHIP B2FSTC003

 

Trần Trung Hiếu**, Trương Thị Kim Tươi**, Lê Đức Hùng**,  Trần Quốc Hân*

* Công ty Silicon Design Solutions

** Khoa Điện tử – Viễn thông, Trường Đại học Khoa học Tự Nhiên

 

Tóm tắt:

            System on Chip (SoC) đã trở thành một trong những hướng chính của công nghiệp bán dẫn trong những năm gần đây. Quy trình SOC gồm 2 giai đoạn: thiết kế luận lý (Front-End) và thiết kế vật lý (Back-End).

            Testchip B2FSTC003 được thiết kế để kiểm tra bộ nhớ ROM và đo thời gian trì hoãn qua một số tế bào chuẩn. Testchip B2FSTC003 bao gồm 24 khối module có các ROM cần kiểm tra, một khối Standard Cell chứa tế bào chuẩn và một bộ nhân tần số.

            Trọng tâm của đề tài là kỹ thuật tổng hợp và kỹ thuật thiết kế vật lý (layout) . Kỹ thuật tổng hợp là kỹ thuật sao cho tối ưu hóa các cổng logic và các đường kết nối, rồi mô phỏng netlist này để kiểm tra chức năng và các điều kiện ràng buộc của thiết kế. Kỹ thuật thiết kế vật lý là tạo mô hình vật lý cho testchip bằng cách sắp xếp hợp lý các khối tế bào và đi dây cho toàn bộ thiết kế, đảm bảo thỏa mãn những yêu cầu về diện tích và thời gian đã đặt ra. Chương trình hoạt động trong môi trường UNIX, sử dụng công cụ Magma và Design Compiler (Synopsys).

 

 

 

 

 

 

DESIGN INTEGRATED CIRCUIT ON TESTCHIP B2FSTC003

 

Tran Trung Hieu**, Truong Thi Kim Tuoi**, Le Duc Hung**, Tran Quoc Han*

* Silicon Design Solutions, Inc.

** Faculty of Electronics and Telecommunications, University of Natural Sciences

 

Abstract:

 

            System on Chip (SoC) has become one of the main trends of the semiconductor technology in recent years. SoC design flow consists of 2 phases: logical design (Front-End) and physical design(Back-End).

            Testchip B2FSTC003 is designed for testing ROM and measuring delay of some standard cells. Testchip B2FSTC003 includes 24 modules that ROMs need for testing, a Standard Cell module includes standard cells and one Frequency Doubler.

            The main objective of this project concerntrates on  synthesis and physical design (layout). Synthesis is a technique in which how to optimize logic gates and interconnections, and simulate this netlist to verify the functions and constraints of design. Physical design is a technique which forms a physical model for testchip by arranging proper all blocks and routing for the testchip design to make sure of satisfying area and timing requirements. The design was implemented on UNIX environment using tools of Magma and Design Compiler (Synopsys).